Nuevos algoritmos para el diseño optimizado de arrays lineales basados en células serie-paralelo

Laburpena

El diseño de circuitos integrados se ha convertido en la actualidad en un proceso tan complejo, que impone el uso casi obligado de algoritmos especificos desarrollados sobre herramientas informaticas, en este sentido se han planteado multiples teorias que dan en la mayoria de los casos soluciones heuristicas mas o menos acertadas. El problema fundamental en el desarrollo de dichos algoritmos, estriba en la obtencion de layouts optimos desde el punto de vista de la superficie de silicio empleada, asi como del tiempo de propagacion de las funciones implementadas, consumo total, etc. Gran parte de los trabajos de investigacion realizados en esta linea se ocupan de la optimizacion de un unico parametro o de una mera aproximacion al diseño optimo; esto es debido a la dificultad que supone el tratamiento simultaneo de varios aspectos, por su interrelacion. La optimizacion en velocidad y area de arrays celulares, pasa por la optimizacion de las celulas que los componen, siendo este el primer objetivo de la presente tesis. Para ello, abordamos el problema de la reduccion del tiempo de propagacion celular (optimacion de velocidad) desde dos vertientes: - velocidad operacional, consistente en ubicar los transistores de mas urgente evaluacion, en las posiciones idoneas, segun la red a la que pertenezcan (p o n), para la rapida carga y descarga de las capacidades parasitas.- velocidad por longitud de metal, tambien determinada por la ubicacion de los transistores, pero en este caso persiguiendo una minima longitud de las conexiones entre ellos, lo que en definitiva supondra una reduccion de los valores r y c correspondientes a dichas conexiones y una reduccion del tiempo de propagacion. Respecto al problema del area celular, este lo hemos resuelto, en primer lugar, en base a la anchura y en segundo lugar en base a la altura.