Gestión multinivel y prebúsqueda hardware en memorias cache integradas

Resumen

En esta tesis se estudian dos soluciones para minimizar el impacto de la latencia en las prestaciones de un procesador con caches integradas, Las dos soluciones actúan sobre el sistema de memoria para reducir bien el número de fallos, bien su latencia. En primer lugar se estudia la incorporación de varios niveles de cache dentro del chip del procesador. El objetivo de esta solución es disminuir la penalización media sufrida por un fallo en el primer nivel de la jerarquía. El hecho de implementar dos niveles de cache muy acoplados crea nuevas condiciones de contorno, aparecen nuevas posibilidades y también nuevos compromisos. Se estudia la relación de contenidos entre los dos niveles integrados. Se compara la gestión convencional en inclusión con nuevos métodos de gestión en exclusión y demanda. En segundo lugar se estudia la incorporación de mecanismos de prebúsqueda hardware de datos. El objetivo de esta solución es disminuir el número de fallos en las caches más cercanas al procesador. Entre los métodos existentes se seleccionan los más apropiados para caches integradas y se analiza su coste y rendimiento. Tras este análisis se proponen dos nuevos mecanismos de bajo coste que consiguen prestaciones similares a las de los mecanismos convencionales. Durante todo el desarrollo de la tesis, y en paralelo con el trabajo central, se ha prestado especial atención al desarrollo de técnicas para la disminución del coste temporal de simulación. Se han depurado para ello nuevas técnicas de muestreo temporal aplicables a simuladores ciclo a ciclo en un contexto general de procesadores y jerarquías de memoria con elevada actividad paralela.