Modelado e implementación electrónica eficiente de sistemas neuro-fuzzy de alta dimensionalidad

Zusammenfassung

En este trabajo se estudia la modelización, diseño e implementación sobre FPGAs (Field Programmable Gate Arrays), de sistemas neuro-fuzzy de alta dimensionalidad. En particular se presenta un sistema neuro-fuzzy tipo ANFIS (Adaptive Neural-Fuzzy Inference System) con una serie de restricciones en sus funciones de pertenencia que dan lugar a un modelo con respuesta multilineal a tramos (PWM, piecewise multilinear) computacionalmente muy eficiente. Esta eficiencia se demuestra formalmente a través de un estudio pormenorizado de su costo computacional en relación con un sistema ANFIS genérico. Las redes ANFIS son entrenadas por medio de un algoritmo híbrido donde se combinan los métodos de mínimos cuadrados y gradiente descendente. A pesar de las restricciones impuestas sobre el sistema, éste no presenta pérdidas significativas en su capacidad de aprendizaje y de aproximación como así lo demuestran los múltiples ejemplos que se muestran en el trabajo. Estos ejemplos hacen referencia a funciones no-lineales y de alta dimensionalidad. Por otra parte se presenta una metodología de desarrollo de sistemas PWM-ANFIS que cubre las diferentes etapas que intervienen en el mismo como son: especificación y análisis, diseño, simulación y ajuste e implementación. Para dar soporte a dicha metodología se ha creado una herramienta de diseño asistido sobre el entorno Matlab a la que hemos denominado PWM-ANFIS Tool. Esta herramienta, que presenta un interface gráfico amigable para el usuario, permite definir un sistema con cualquier número de entradas, funciones de pertenencia, parámetros de aprendizaje, etc. El entorno permite desarrollar sistemas tanto para aprendizaje off-line como on-line. Por último, se han realizado diversas implementaciones heterogéneas HW/SW sobre dispositivos reconfigurables tipo FPGA. Previamente se ha realizado el diseño de la partición HW/SW demostrando las ventajas del diseño heterogéneo frente a implementaciones hardware puras. Para la partición hardware de la FPGA se desarrolla una arquitectura hardware eficiente, escalable y reutilizable que implementa el sistema de inferencias de la red. El desarrollo se realiza utilizando el lenguaje de descripción hardware VHDL. En todos los casos se ha verificado el correcto funcionamiento del sistema en tiempo real y se han analizado los recursos empleados en los dispositivos así como las diferentes frecuencias de operación.